Automatyzacja Wype¿nienia Dummy dla technologii DSM

Rosn-ca z-o-ono-- projektów VLSI i technologii procesowych IC zwi-ksza niedopasowanie pomi-dzy projektowaniem a produkcj-. Podobie-stwo pomi-dzy uk-adem wykonanym na waflu a uk-adem zaprojektowanym w narz-dziu do projektowania staje si- coraz s-absze. Ró-nice w procesie, wady produkcyjne, itp. tworz- nowe w-skie gard-a kosztowe (czas realizacji, wydajno--), gdy wchodzimy w er- VLSI w skali nanometrycznej. Motywuje to badania maj-ce na celu zwi-kszenie przewidywalno-ci i wydajno-ci produkcji VLSI, jak równie- technologii projektowania -rodków do przezwyci--ania zmienno-ci procesu i b--dów litograficznych. CMP i inne etapy produkcji w g--bokiej submikronowej skali VLSI maj- ró-ny wp-yw na urz-dzenie i funkcje po--cze-, w zale-no-ci od lokalnej charakterystyki uk-adu. W celu poprawy produkcyjno-ci i przewidywalno-ci dziäania oraz ujednolicenia uk-adu pod wzgl-dem okre-lonych kryteriów g-sto-ci, wprowadza si- do uk-adu geometri- "dummy fill". Full chip dummy fill jest procesem iteracyjnym, czasoch-onnym i zwi-kszaj-cym rozmiar GDS.

Dr Afreen otrzymä B.E (E.C.) z wyró-nieniem w 2005&M.Tech2009 z wyró-nieniem za specjalizacj- w VLSI&EMBEDDED SYSTEM z M.A.N.I.T, Bhopal. Otrzymäa doktorat z zakresu nanonauki i in-ynierii od M.A.N.I.T. w Bhopalu. Posiada publikacje SCI oraz recenzenta mi-dzynarodowych czasopism.Prof(Dr.)Kavita Khare jest HOD EC Dept. MANIT.